Įtampa valdomo generatoriaus projektavimas ir tyrimas
Kompiuterių inžinerijos katedra |
Šiame darbe buvo suprojektuotas ir ištirtas fazės derinimo kilpos (PLL) įtaiso integrinis grandynas be papildomų išorinių komponentų. Projektavimas atliktas Cadence programiniu paketu pagal „JAZZ Semiconductor” 0.18um KMOP technologiją. Darbe aptartos visos įtaiso sudedamosios dalys: įtampa valdomas generatorius ir jo išėjimo buferis, fazės-dažnio detektorius, krūvio pompa, dažnio daliklis ir filtras. Darbe taip pat pateiktos jų skaičiavimo ir/arba projektavimo metodikos, ir parametrų įtaka visai sistemai. Kadangi vienas iš pagrindinių projekto reikalavimų buvo lusto ploto sumažinimas, todėl buvo ištirta elementų geometrinių matmenų ir bendro lusto ploto įtaka IG elektriniams parametrams. Atlikus įtaiso analizę ir modeliavimą suformuluotos išvados apie gautus įtaiso, jo atskirų blokų parametrus ir jų įtaka faziniam triukšmui.
In this work was designed and investigated a phase locked loop (PLL) integrated system which is completely integrated so doesn't require any external components. Design was made with Cadence software under „JAZZ Semiconductor„ 0.18um CMOS process. There were discussed all PLL system components such as voltage controlled oscillator and its output buffer, phase-frequency detector, charge pump, frequency divider and loop filter. Also there were given their calculation and/or design techniques and parameter influence on overall PLL system performance. Because one of the most important specification was to create device with the possible smallest size, during design there were done a trade-offs between size and parameter. After device analysis and calculation there were made conclusions about PLL, each its element parameters and their influence on phase noise.