Signalų modeliavimas subnanosekundinio diapazono ASK komparatorių grandinėse
| Year | Start Page | End Page |
|---|---|---|
2002 | 21 | 24 |
Pateikiamas signalų modeliavimas ir pereinamųjų procesų tyrimas subnanosekundinio diapazono 6-8 skilčių ASK skirtingų topologijų komparatorių grandinėse. Nustatyta, kad komparatorių blokų įėjimuose pereinamojo proceso kokybė labai priklauso nuo signalinio grandyno topologijos architektūros, signalinių mikrojuostelinių linijų banginių varžų suderinimo ir atsišakojimų iki komparatorių blokų skaičiaus. Modeliuojant to paties skilčių skaičiaus, bet skirtingų topologijų komparatorių grandynus, parodyta, kad ASK sparta padidėja, kai komparatorių blokų skaičius grandyne yra lygus komparatorių skaičiui bloke, o toliau einančių signalinių linijų banginės varžos išsišakojimo taškuose yra dvigubai didesnės.
The signal modeling and jnvestigation of transitional processes in comparator circuits of the subnanosecond range 6-8-bit ADC of different layouts are presented. It has been determined that the transitional process quality in inputs of comparator blocks strongly depends on the signal circuit layout architecture, the compatibility of wave resistances of signal microstrip lines and on the number of branches to comparator blocks. By modeling comparator circuits of the same number of bits but of different layouts, it has been shown that the ADC speed increases when the number of comparator blocks in the circuit is equal to the number of comparators in a block and wave resistances o propagating signal lines at branching points are twice as large.